[디지털 논리회로] JK 플립플롭과 3비트 동기식 이진 카운터 진리표 및 동작 원리

본 포스트는 JK 플립플롭과 3비트 동기식 이진 카운터의 Multisim 시뮬레이션 및 MyDAQ 실습 결과를 정리한 디지털 논리회로 11주차 결과 보고서입니다.

 

1. 실습 주제

JK 플립플롭의 동작 특성 분석 및 3비트 동기식 이진 카운터의 설계와 구현

 

2. 실습 목표

- Multisim을 활용하여 JK 플립플롭과 3비트 동기식 이진 카운터 회로를 구현 및 결과를 확인한다.

- 실습을 통해 얻은 결과를 진리표와 예상결과로부터 비교하고, K-map을 작성한다.

 

3. 실습 내용 및 예상 결과

실습 내용

회로 1. 단일 JK 플립플롭

 Multisim 작업 영역에 74LS76 JK 플립플롭을 배치하고 출력단 Q, Q'에 LED를 연결한다. DIO 2를 클럭, DIO 1을 J, DIO 0을 K로 가정하여 플립플롭에 인가하고, CLR과 PR은 DIO 3을 통해 1로 고정한다. J, K 입력 조합을 (0,0), (0,1), (1,0), (1,1)로 변화시키며 DIO 2의 하강 에지 발생에 따른 출력 Q, Q'의 변화를 LED로 확인하여 진리표를 작성한다.

회로 2. JK 플립플롭 3비트 동기식 이진 카운터

 74LS76 JK 플립플롭 3개를 배치하고 각 출력단 Q에 LED를 연결한다. 클럭(DIO 2)과 CLR, PR(DIO 3)은 세 플립플롭에 공통으로 인가하며, CLR과 PR은 1로 고정한다. 첫 번째 플립플롭 C의 J, K에는 DIO 1, DIO 0을 인가하고, 두 번째 플립플롭 B의 J, K에는 C의 Q 출력을 공통으로 인가한다. 세 번째 플립플롭 A의 J, K에는 B와 C의 Q 출력을 입력으로 하는 AND 게이트(7408J)의 출력을 공통으로 인가한다. J, K를 1로 고정한 채 DIO 2에 하강 에지를 순차적으로 인가하며 출력 A, B, C의 변화를 LED로 확인하여 상태 여기표를 작성한다.

 

예상 결과

 회로 1에서 74LS76은 하강 에지 트리거 방식으로 동작하므로, 클럭이 1에서 0으로 전환되는 순간에만 J, K 입력이 출력에 반영될 것이다. J=K=0일 때 불변, J=0, K=1일 때 리셋, J=1, K=0일 때 세트, J=K=1일 때 현재 출력의 보수로 반전되는 토글 동작이 확인될 것이다.

 회로 2에서 J, K를 1로 고정하면 C는 매 클럭 하강 에지마다 토글된다. B의 J, K에는 C의 Q가 인가되므로 C=1인 상태에서 클럭 하강 에지가 발생할 때만 B가 토글된다. A의 J, K에는 B와 C의 AND 출력이 인가되므로 B=C=1인 상태에서 클럭 하강 에지가 발생할 때만 A가 토글된다. 이러한 동작으로 인해 클럭 하강 에지마다 A, B, C로 구성된 3비트 출력이 0→1→2→3→4→5→6→7→0으로 순환하는 3비트 업 카운터 동작이 확인될 것이다.

 

4. 실습 결과

실습 1. 단일 JK 플립플롭

그림 1~8. Multisim에서 시뮬레이션한 JK 플립플롭

Q	J	K	CK	Q(t+1)	Q'(t+1)	비고
0	0	0	하강 에지	0	1	불변
0	0	1	하강 에지	0	1	리셋
0	1	0	하강 에지	1	0	세트
0	1	1	하강 에지	1	0	토글
1	0	0	하강 에지	1	0	불변
1	0	1	하강 에지	0	1	리셋
1	1	0	하강 에지	1	0	세트
1	1	1	하강 에지	0	1	토글

 

실습 2. JK 플립플롭 3비트 동기식 이진 카운터

그림 9~16. Multisim에서 JK 플립플롭 3개로 설계한 3비트 동기식 이진 카운터

 

그림 17. JK 플립플롭 A, B, C의 카르노 맵과 논리식

 

5. 결론 및 고찰

 그림 1~8과 같이 DIO 3을 통해 CLR과 PR을 1로 고정하여 비동기 초기화 기능을 비활성화한 상태에서 실습을 진행했다. 74LS76 JK 플립플롭은 하강 에지 트리거 방식으로 동작하여 클럭의 하강 에지 순간에만 입력이 반영됐다. JK 플립플롭은 J=K=0일 때는 현재 출력 Q(t)를 유지했고, J=0, K=1일 때는 리셋 동작을 수행하여 Q=0, Q'=1이 됐으며, J=1, K=0일 때는 세트 동작을 수행하여 Q=1, Q'=0이 됐다. J=K=1일 때는 현재 출력의 보수를 출력하는 토글 동작을 수행, Q(t)=0일 때는 Q(t+1)=1, Q(t)=1일 때는 Q(t+1)=0을 출력했다. 이상의 결과를 진리표로 정리한 결과 예상 결과와 일치했다.

 3비트 동기식 이진 카운터 실습은 그림 10~17과 같이 진행했다. 시뮬레이션 시작 시 각 플립플롭의 초기 출력값이 불확정 상태로 Q=1로 초기화되어 A=B=C=1, 즉 10진수 7(111)로 시작됐다. 이후 DIO 3을 통해 CLR=PR=1로 고정하고, DIO 2를 세 플립플롭의 공통 클럭으로 인가하여 하강 에지를 순차적으로 입력했다. 그림 18의 상태 여기표를 바탕으로 그림 19~24와 같이 카르노 맵을 통해 각 플립플롭의 입력 논리식을 도출하면 JC=KC=1, JB=KB=C, JA=KA=BC로 단순화된다. 이때 Don't care 조건을 활용하여 묶음을 최대화함으로써 각 논리식을 최소화했다. 이에 따라 C는 항상 J=K=1이므로 매 하강 에지마다 토글되고, B는 C=1일 때만 J=K=1이 되어 토글되며, A는 B=C=1일 때만 J=K=1이 되어 토글된다.
 세 플립플롭이 공통 클럭을 사용하므로 동일한 하강 에지에서 동시에 상태를 결정하는 동기식 동작을 수행하며, 이로 인해 MSB부터 LSB 순으로 나열한 A, B, C로 구성된 3비트 출력값이 000→001→010→011→100→101→110→111→000으로 순환하는 업 카운터 동작이 확인됐다. 이상의 결과는 예상 결과 및 상태 여기표와 일치했다.

 

비동기 입력(CLR, PR)의 특성 분석 및 금지 조건 검토

 CLR은 활성화 시 클럭과 무관하게 Q를 강제로 0으로 리셋하는 비동기 초기화 입력이고, PR은 활성화 시 Q를 강제로 1로 세트하는 비동기 프리셋 입력이다. 두 입력 모두 active-low 방식으로 동작하므로, 입력에 1을 인가하면 비활성화되어 클럭 동기식 동작만 수행된다. 이번 실습에서 CLR과 PR을 1로 고정한 것은 비동기 기능을 비활성화하여 JK 플립플롭이 클럭 하강 에지에만 반응하도록 하기 위함이다.
 실제로 CLR=PR=0을 인가했을 때 시뮬레이션에서 J, K 입력 및 클럭과 무관하게 출력이 고정되는 현상이 관찰됐다. 이는 비동기 입력인 CLR과 PR이 J, K 입력 및 클럭보다 우선하기 때문이다. 두 입력이 동시에 활성화되면 클럭 동기식 동작이 차단되므로 클럭 하강 에지가 인가되더라도 출력이 변하지 않는다. 이러한 상태는 논리적 부정 상태(Q=Q'=1)를 유발하며,  실제 소자의 특성에 따라 CLR 또는 PR 중 하나가 우선할 수 있어 동작이 정의되지 않는다. 따라서 CLR=PR=0 조건은 설계 시 반드시 피해야 할 금지 조건이다.

 

JK 플립플롭이 SR 래치에 비해 개선된 점

 SR 래치는 S=R=1인 경우 Q=Q'=0이 되어 정상적인 보수 관계에 위배되는 금지 조건이 존재하며, 이 조건에서 두 입력이 동시에 0으로 전환되면 다음 상태를 예측할 수 없다는 문제가 있다. JK 플립플롭은 이 문제를 해결하기 위해 현재 출력 Q와 Q'을 각각 J, K 입력단에 피드백하는 구조로 설계됐다. 이로 인해 J=K=1인 조건에서 현재 출력의 보수를 출력하는 토글 동작이 수행되어 금지 조건이 제거됐다. 또한 SR 래치가 레벨 트리거 방식으로 동작하여 입력이 활성 상태인 동안 출력이 계속 변할 수 있는 반면, JK 플립플롭은 클럭의 에지 순간에만 입력을 반영하는 에지 트리거 방식으로 동작하여 보다 안정적인 상태 제어가 가능하다는 장점이 있다.